Bibliotecas escritas en SystemVerilog

cheshire

Un SoC mínimo de RISC-V de 64 bits compatible con Linux construido alrededor de CVA6 (por plataforma pulp).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Ciclo de implementación precisa de FPGA de varias variantes de CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Extensiones de Verilog para Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->Puente SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementación de microcontrolador suave de un ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Módulo maestro Verilog I2C.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Procesamiento de video en tiempo real con Gaussian + Sobel Filters dirigido a Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine con Novel Dataflow que permite 70,7 Gops/mm2 en TSMC 65nm GP para VGG16 de 8 bits.
  • 15

SVA-AXI4-FVIP

Propiedades de YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Una biblioteca IP de hardware digital SystemVerilog parametrizada de código abierto.
  • 13
  • MIT

ndk-app-minimal

Aplicación mínima basada en Network Development Kit (NDK) para tarjetas FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Controlador de interrupción rápida RISC-V (por plataforma pulpa).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Módulos SystemVerilog RTL comunes para RgGen.
  • 9
  • MIT

mips_cpu

MIPS de ciclo único de 32 bits.
  • 9

hardcloud

FPGA como dispositivo de descarga de OpenMP.
  • 9
  • Apache License 2.0

risc-v-single-cycle

Una CPU Risc-V de ciclo único de 32 bits.
  • 8

rp32

Procesador RISC-V con CPI=1 (cada instrucción ejecutada en un solo ciclo de reloj).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA de baja latencia 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Este repositorio contiene diferentes módulos que ejecutan operaciones aritméticas. (por GabbedT).
  • 2
  • MIT

v_fplib

Biblioteca Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

Procesador picoMIPS haciendo transformación afín.
  • 1
  • MIT

RV32-Apogeo

Un procesador especulativo de un solo problema RISC-V de 32 bits, 7 etapas, fuera de servicio. El núcleo implementa las extensiones B, C y M. Los cachés I y D están disponibles.
  • 1
  • MIT

risc-v_pipelined_cpu

CPU RISC-V con una tubería de 5 etapas, escrita en SystemVerilog.
  • 0

FPGAprojects

Códigos Verilog para proyectos FPGA que hice en 2019, incluida la CPU MIPS canalizada de 5 etapas.
  • 0

TCB

Bus estrechamente acoplado, bus de sistema de baja complejidad y alto rendimiento.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Aprendiendo los conceptos básicos de Systemverilog, testbench y más..
  • 0

osdr-q10

Archivos de diseño de anclaje Orion, firmware y código FPGA.
  • 0